Verstinn Dir déi zwou Regele vum PCB kaschéierte Design?

Déi folgend ass e Beispill vun engem zwee-Schicht bis aacht-Schicht Stack:

• A.single-Säit PCB Verwaltungsrot an duebel-Säit PCB Verwaltungsrot kaschéierte

Fir zwou Schichten, well d'Zuel vun de Schichten kleng ass, gëtt et kee Laminéierungsproblem.EMI Stralung Kontroll gëtt haaptsächlech aus der wiring an Layout considéréiert;

D'elektromagnetesch Kompatibilitéit vun Single-Schicht an Duebelschicht Placke gëtt ëmmer méi prominent.Den Haaptgrond fir dëst Phänomen ass datt d'Gebitt vun der Signalschleife ze grouss ass, wat net nëmme staark elektromagnéitesch Stralung produzéiert, awer och de Circuit sensibel fir extern Amëschung mécht.Deen einfachste Wee fir d'elektromagnetesch Kompatibilitéit vun enger Linn ze verbesseren ass d'Schleifberäich vun engem kriteschen Signal ze reduzéieren.

Kritescht Signal: Aus der Perspektiv vun der elektromagnetescher Kompatibilitéit bezitt kritescht Signal haaptsächlech op d'Signal dat staark Stralung produzéiert a sensibel ass fir d'Äussewelt.D'Signaler, déi staark Stralung produzéiere kënnen, sinn normalerweis periodesch Signaler, sou wéi niddereg Signaler vu Aueren oder Adressen.Interferenzempfindlech Signaler sinn déi mat nidderegen Niveauen vun Analog Signaler.

Eenzel- an Duebelschichtplacke ginn normalerweis a Low-Frequenz Simulatiounsdesign ënner 10KHz benotzt:

1) Route d'Kraaftkabel op der selwechter Schicht op eng radial Manéier, a miniméiert d'Zomm vun der Längt vun de Linnen;

2) Wann Spadséiergank der Muecht Fourniture an Buedem Drot, no bei all aner;Lay engem Buedem Drot bei de Schlëssel Signal Drot sou no wéi méiglech.Sou gëtt e méi klengt Schleifgebitt geformt an d'Sensibilitéit vun der Differentialmodusstralung op extern Interferenz reduzéiert.Wann e Gronddrot nieft dem Signaldrot bäigefüügt gëtt, gëtt e Circuit mat dem klengste Gebitt geformt, an de Signalstroum muss duerch dëse Circuit gefouert ginn anstatt den anere Buedemwee.

3) Wann et eng duebel-Layer Circuit Verwaltungsrot ass, kann et op der anerer Säit vun der Circuit Verwaltungsrot ginn, no bei der Signal Linn ënnert, laanscht d'Signal Linn Stoff engem Buedem Drot, eng Linn esou breet wéi méiglech.Dat resultéierend Circuitgebitt ass gläich wéi d'Dicke vum Circuitboard multiplizéiert mat der Längt vun der Signallinn.

• B. Laminatioun vu véier Schichten 

1. Sig-gnd (PWR) -PWR (GND) -SIG; 

2. GND-SIG(PWR)-SIG(PWR)-GND; 

Fir béid vun dësen laminéierten Designen ass de potenzielle Problem mat der traditioneller 1.6mm (62mil) Plackdicke.Layer Abstand wäert grouss ginn, net nëmmen ënnerstëtzen Impedanz ze kontrolléieren, interlayer Kopplung an shielding;Besonnesch déi grouss Abstand tëscht de Stroumversuergungsschichte reduzéiert d'Plackkapazitéit an ass net förderlech fir Geräischerfilterung.

Fir den éischte Schema gëtt et normalerweis am Fall vun enger grousser Zuel vu Chips um Bord benotzt.Dëse Schema kann besser SI Leeschtung kréien, mä EMI Leeschtung ass net sou gutt, déi haaptsächlech vun wiring an aner Detailer kontrolléiert ass.Main Opmierksamkeet: D'Formation gëtt an der Signalschicht vun der dichter Signalschicht plazéiert, fir d'Absorptioun an d'Ënnerdréckung vun der Strahlung ze förderen;Erhéije d'Plackgebitt fir d'20H Regel ze reflektéieren.

Fir den zweete Schema gëtt et normalerweis benotzt, wou d'Chipdensitéit um Bord niddereg genuch ass an et genuch Gebitt ronderëm den Chip ass fir déi erfuerderlech Kraaft Kupferbeschichtung ze placéieren.An dësem Schema ass de baussenzege Layer vun PCB all stratum, an der Mëtt zwee Schichten sinn Signal / Muecht Layer.D'Energieversuergung op der Signalschicht gëtt mat enger breeder Linn geréckelt, wat d'Weeimpedanz vum Stroumversuergungsstroum niddereg ka maachen, an d'Impedanz vum Signal Microstrip Wee ass och niddereg, a kann och déi bannenzeg Signalstralung duerch de baussenzege Schirm schützen Layer.Aus enger EMI Kontroll Siicht ass dëst déi bescht 4-Schicht PCB Struktur verfügbar.

Main Opmierksamkeet: d'Mëtt zwou Schichten vun Signal, Muecht Vermëschung Layer Abstand soll opgemaach ginn, d'Richtung vun der Linn ass vertikal, vermeiden crosstalk;Entspriechend Kontrollpanelberäich, reflektéiert 20H Regelen;Wann d'Impedanz vun den Drot kontrolléiert gëtt, ganz suergfälteg leeën d'Drähten ënner de Kupferinselen vun der Energieversuergung a Buedem.Zousätzlech sollt d'Energieversuergung oder d'Kupfer leeën sou vill wéi méiglech matenee verbonne sinn fir DC a Low-Frequenz Konnektivitéit ze garantéieren.

• C. Laminatioun vu sechs Schichten vu Placke

Fir den Design vun héich Chip Dicht an héich Auer Frequenz, soll den Design vun 6-Layer Bord considéréiert ginn.D'Laminéierungsmethod ass recommandéiert:

1.SIG-GND-SIG-PWR-GND-SIG; 

Fir dëst Schema erreecht de Laminéierungsschema eng gutt Signalintegritéit, mat der Signalschicht niewent der Grondschicht, der Kraaftschicht gepaart mat der Grondschicht, d'Impedanz vun all Routingschicht kann gutt kontrolléiert ginn, a béid Schichten kënne magnetesch Linnen gutt absorbéieren. .Zousätzlech, kann et besser Retour Wee fir all Signal Layer ënner der Bedingung vun komplett Energieversuergung a Formatioun.